哈维哥(哈维哥谁演的)

2qsc.com 阅读:46 2024-04-14 16:06:12 评论:0

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verilog求解改变reg位宽导致结果不同

但是,如位宽变成了[3:0]的,那么最大值就变成了15,那么到了3还会继续递增,而不会变成0.所以,结果会不一样。

在Verilog中,组合逻辑移位赋值时,如果使用的是16位的赋值操作符(例如=),而目标变量只有8位的宽度,那么高8位会丢失是因为Verilog会自动截断目标变量的赋值结果,以适应目标变量的宽度。

所以估计你的波形跟代码不一致,有可能后来修改的,仔细检查后,删除以前的仿真结果,保存当前代码,重新编译仿真。

软件发面:verilog提供的关键字用于仿真绝对没问题,但是能用于综合的很少,开发工具不同能综合的关键字语句也不同。能被综合的关键字语句也会因开发者的使用原因不被综合。

)bit-select operatorcannot be applied to scalar;单个bit的运算不可以加到向量中去。

标签:哈维哥
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